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正文摘录:

《现代电子技术》2007年第6期总第245期》新型元器件司if(elkin’eventandelkin一’】’)thenif(count—O)thenelko＜一’O’：count＜一count+1；elseif(count—m)thenelko＜一’1’：count＜一count+】；elseif(count-二n)thencount＜一O；elsecount＜一count+1：endif：elsenull；endif：图58分频器的仿真波形(2)数据分段及并／串转换考虑到传输的数据量大，为保证数据的准确性，减少误码率，FPGA中设计了一个数据分段模块，该操作的功能就是产生一个门套信号，将FIF0读出的数据以64个为一组进行编组。FIF(_)送出的数据是一系列8b的并行数据，数据速率是rdclk，通过FPGA内并／串转换模块PS—CONTROI。将并行数据转换成serialcIk的串行数据。FPGA内并／串数据转换的仿真波形如图6所示：图6FPGA内并／串数据转换仿真波形(3)插“O”操作根据}{DI。C透明传输协议要求，为了避免数据段中出现与标志字同一模式的数据，要求在发送数据端进行插“O”操作。具体操作就是，除标志字外，只要遇到连续5个“1”，就自动插入一个“O”。FPGA内，功能块A—ZER()实现对串行数据的插“O”操作。经过插“O”操作，串行数据长度将增加，串行数据的位数变成8b×64+”，”为插入的“0”的个数。FPGA中仿真波形如图7所示。(4)增加HDI.C标志字HDLC规程指定，一个完整的帧结构以标志字开始并以标志字结束。在FPGA内，AHEAD功能模块完成给串行数据增加HDLC帧头与帧尾标志字Ox7e。增加标志字过程中，为了保证串行数据的完整性和平滑性，在增加标志字时，对串行数据先做延时处理，同时注意保持数据与时钟的一一对应，避免相位差异产生误码。l}——————————————————————————————。P一…’l’I_’‘dala。nml1}一mlolnnnnnnnnnnnnnnnnnn·-。mom『ol厂_厂—]厂—]一…lolr]厂]r]图7FPGA中插“O”操作的仿真图4综合和验证程序加载之前要先采用Max+PlusⅡ开发工具进行逻辑综合与时序仿真。由于各功能模块之间多数信号相关，在各功能融合之前要对相关模块之间设计严格的时序约束条件，同时对时序逻辑进行优化设计，保证HDLc协议器正确输出稳定的数据流。为验证HDLC协议器的设计准确性，模拟了一组数据值为0xf~：的HDLC帧数列，检查经HDI。c协议器处理后的仿真波形(数据较长，没有完全显示)如图8所示。由图可知送出的数据sdataoul正确且与数据时钟sclkout满足对应关系。图8经HDI。C协议器处理后的仿真波形5结语本文根据某雷达要求在FPGA中设计了HDI。C协议控制器。在FPGA中设计实现HDLC协议控制器，设计简洁灵活、性能可靠，而且可根据实际情况与FPGA内的多种设计功能进行融合，提高设备的集成化程度。Max+PlusⅡ的编译环境也使得HDLc协议器的仿真测试更加方便。该设计已经成功应用于某雷达项目中，在与某高速数据传输系统连机测试中性能稳定、误码率低，满足系统要求，实现了高速大容量数据的实时传输。参考文献[1]吴继华，王诚.AlterFPGA／cPLD设计(高级篇)[M].北京：人民邮电出版社，2005.[2]刘宝琴.Altera可编程逻辑器件及其应用[M].北京：清华大学出版社，1995.[3]求是科技.VHDI.应用开发技术与工程实践[M].北京：人民邮电出版社，2005.作者简介李晓娟女，1980年出生，2002年本科毕业，现工作于中国电子科技集团第38研究所。主要从事雷达监控系统的硬件系统开发和软件的设计。黄翌男，1978年出生，2005年获中国科技大学通信与信息系统专业工学硕士。主要从事雷达监控系统的硬件和软件的设计与开发。37i一，，F口O00三。～吣：悯塑驴咖一巾巾删毫