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正文摘录:

《现代电子技术》2007年第6期总第245期》新型元器件q的0111和串行的1110。H步…)r了1111m0#0r一堑_二mm懒l广1了—]!图2信号的脉冲波形表示3解码器设计本设计是在Altera公司的FPGAFLEXl0K系列器件上实现的，使用的开发软件是Max+plusⅡ，采用原理图输入和文本输入(VerilogHDL，硬件描述语言)相结合的方式。整个系统由原始二进制数的恢复，同步信号的变换，串入并出转换，地址比较，输出控制等模块组成。3.1原始二进制数的恢复因为原始二进制数的O和1是用占空比不同的脉冲表示的，但都以高电平开始，低电平结束。可以在大约中间位置的地方采样以取得原始数据信息，而后整形为用高低电平表示的原始二进制数。具体实现如下：以时间长度为a的高低电平表示二进制数的1和0，那么原始数据的0表示为串行的1000，原始数据的1表示为串行的1110，同步信号表示为串行的1个1，连续31个O。原始数据中连续O的个数最多为3个，可以用序列检测器检测连续8个O，如出现连续8个O，输出为O，否则为1。这个输出信号作为计数器的异步清零信号，以保证在原始数据的开始时刻计数器从0开始计数，计数器的时钟频率为8厂，模值为8(000～111)，当计数器输出为010或01l时，采样信号为1，其他输出时为O；当计数器输出为011时，整形信号为1，其他输出时为0。这样取得的采样脉冲和整形脉冲会因为器件的延时而带有毛刺，毛刺是在计数器脉冲触发的瞬间产生的窄脉冲，可分别用D触发器滤除，D触发器的时钟要和计数器时钟同频反相，这样得到的采样脉冲和整形脉冲就滤除了毛刺，同时也会有半个时钟周期的延时，但这不会影响到信号的正确采样和整形。产生采样脉冲和整形脉冲的电路和仿真波形如图3和图4所示。图3采样和整形脉冲产生电路用编码信号和采样脉冲相与后，通过D触发器整形，D触发器的时钟用上述生成的整形脉冲，得到的就是用时间长度为￡一4n的高低电平表示的原始二进制数据。其中序列检测器模块check需要的时钟频率为4，，需要对输入时钟进行二分频。电路原理图和仿真波形如图5和图6所示。卜-c·“l，0厂]厂]几n几r]__【l几n几几几n几几几几几几几n几『l础啦】l”巨][二叵二=][二[==)[二=二亘=二[!二)[=j二][二!l酽刚】I”巨][E匝]C工][口匝][工匝][二压二](=]吲l础a㈣Im霞亚Ⅺ)回口豇Ⅸ旺回①豇堑Ⅱ回唧回黜P_“∞ng10llL————IL———————__JL卜zhen“10lr-]几r_]图4采样和整形脉冲产生波形图5原始数据恢复电路图6原始数据和恢复后数据的波形3.2同步信号变换同步信号也要经过整形，通过以4厂为时钟频率的4位移位寄存器，可以得到4位并行信号，当这4位全是0时输出为1，否则输出为O(或非门逻辑)，同样要经过时钟同频反相的D触发器滤除毛刺。电路原理图和仿真波形如图7和图8所示。图7同步信号变换电路图8同步信号和变换后的同步信号波形由图8可以看到，以时间长度为f一4。的高低电平表示二进制数的1和O，整形后的同步信号变为8位，即0111111l。3.3解码器系统设计整形后的同步信号和原始二进制数分别通过32位移位寄存器(时钟频率为-厂，输入时钟频率为8，，需要进行3次二分频得到)A和B进行串入并出转换，若A的前8位是01111111，则产生选通信号使B的后24位输出，得到的就是并行的20位地址A[O：19]和4位数据D[O：3]。】5