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正文摘录:

型元器件2007年第2期总第241作为：A，一A.，0X。B¨一B，，。因此需要增加的只是几个简单的选择器和一个异或门电路。段同步数据可以由图7中的循环移位寄存器产生。用段同步信号作为循环移位寄仔器的使能信号。段同步数据的插入由图7中的选择器来实现。在段同步信号期间，选择上一分支(z。zt乙)，而在有效数据期问选择下一分支(Z。’Z，’Z。’)。这样便自然地插入厂段同步数据。上述简化后的编码器控制方便，易于硬件!兵现。≯琊}一uZ。—H互编一—÷一圳削图7段同步信号的产生和插入方法互2译码器实现和简化在ATSCDTv系统中，接受端的译码器采用12个”：列vite小i译码器。每一支路TCM编码器有4个状态，因此TCM译码器可采用4状态的Viterhi译码器。对应于≮对状态转移，输入输Ⅲ的数据均有两个。译码时需要分勾2个步骤：子集译码和子集内的Viterbi译码。如果考虑对高位比特的差分预编码，将差分编码寄存器的状态也包括进去而采用8状态译码器，那么状态转移和输入输出存在一一对应的关系。这时的8状态译码器可采用标准的viterbi算法，控制上比较简单.但其比4状态译码器的汁算复杂度要高。为讨论简单起见，本文采用8状态的TCM译码器，并且译码输出采用回溯的方式。在场同步期『日J，送入译码器的是没有经过编码的同步符号，因此在场同步期问，译码器不工作，当然也没有译码输出。但在输出的2比特符号流中必须插入标志信号(场司步)以区分那些有效的数据。在段同步期间，段同步符号也没有编码，这时的译码器也不应该译码。但由于采用12支路译码器的结构和存在译码延时，打乱了段内符号的顺序，因此译码输出后必须附加相应的操作以恢复符号i顺序。但这样就增加r系统的复杂度。因而，采取以下措沲：到来的段同步符号期间，译码器仍然有译码输出(上一段的符号)，并将段同步延时输出。在延时的段同步期问，泽码器不T作。在这种操作下，在段同步符号期间没有有效的数据输入，因此，译码器只能部分丁作，即译码器不计算分支度量值，不进行7J【l一比选(ACS)的操作，但其必须进行凹溯的操作，以译码输出被延时的符号(段同步之前的}：一段符号)。刚为当前时刻没有计算度量值，嗣溯时的起始状态由上一次计算的路径度量值决定(其最小值对应的状态)。辛存路径存储器采用移位寄存器。对应于每一个分支译码器就要由一个移位寄存器组，奇存器的内容仔储到达该状态的前一状态。辛存路径存储器的整个内容就是逆序的状态转移表.幸仔路径存储器的结构如图8所示。下面仅以单个支路的译码器为例来说明TCM译码器的实现。同时，假设采用的最大译码深度为d。!，小IJ舟┗┻┻┻┻┻┻┛图8幸存路径存储器的结构示意图(1)使用统一深度的TCM泽码对所有的符号使用相同的译码深度，其译码延时比下面的两种深度译码的延时增加12个符号周期。正常情况下，最新得到的状态信息存到第1列寄存器中，而在同步头期间，没有进行ACS的操作，因此第1列寄存器中内容不可用，从而回溯时只能使用第2到d+l列的寄存器内容。而在下一个译码时刻，得到的路径信息应直接存储于第2列，直到前一段的符号译码结束后再重新写入第l列寄存器。显然这里需要一个控制信号，用来控制当前得到的路径信息写入哪些寄存器。这种方法的译码延时为△一艿+12*d个符号周期，其中，艿是Viterl)i译码器的延时；12*d是由于采fE}j12个并列的译码器引入的固有延时。(2)使用两种深度译码大部分的符号采用的译码深度为d，少部分的符号按深度d一1译码。因为译码的结果由路径度量值和幸存路径确定，因此在不改变路径度量值和幸存路径的前提下，增加其他操作不会改变译码结果。同样，在段同步头期问，分支度量计算单元、Acs单元不工作，但在幸存路径存储器的第一列寄存器按下操作：对应于状态”，O＜，z＜|7的路径存储单元写入”。寄仔器住符号周期时钟控制下始终做移位操作。这样在回洲时_u1始终使用1～d列寄存器的内容。这样做的依据是：最近幸存路径存储单元的内容是其对应的状态，阕此经M洲后由状态，t仍得到”，从而增加这样的幸存路径内容后不会改变同溯时的路径。其作朋只是将译码的深度减少l。这种方法的译码延时为△__艿+12*(d一1)，从而比方法(1)减少12个符号周期。(3)使用多重译码深度在联合均衡和TCM泽码中，DFE均衡器的反馈输入可以用译码器的输出来代替硬判决，从而降低误差传播对DFE均衡性能的影响。若Viterl】i译码使用的译码深度只有1，那么译码器工作状态可直接由场同步和段同步信号控制。但要使用更深的译码深度以进一步降低误差传播对DFE均衡器的影响，使用(1)，(2)两种方法就小能满足均衡器对延时的要求。因为住场同步到来时刎(1)，(2)中15