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正文摘录:

型耀董：g旦垦墨堡垒ⅣI壁制器的设计与FPGA实现时钟输入信号由HlL】，知，QDRSRAM有4个时钟信号：K，K，C，C。K，K刚来采样输入。mC，e则是从sRAM输出数据时用的时钟信号。所有时钟信号都是以K时钟的』-升沿开始的。控制输入信号CY7Cl，302的控制信号比较简堆。只有RPs和wPS两个控制信号。该两个信号用来控制sRAM的读、写操作。其采样时刻为K时钟的上升沿。地址输入信号由E文知道，地址信号的采样时刻有两个。在K时钟的上升沿时为读操作的地址信息.侄K时钟的下降沿时为写操作的地址信号。图2给出了CY7C1302的时序剐。小!小!／f＼l牙弋[-＼：^：卜；／卜＼：#图zL、Y’7C1302读写时序图在第一个时钟周期，雨焉和祸都足低有效。前j卜食时钟的地址信号为读(A)数据的地址，而后半个时钟的锁存的是写(B)数据的地址信息。写人数据到地址(B)同样徉时钟K的一}：升沿和时钟K的下降沿被锁存。不刷的是，在K时钟锁存的数据为地址B，而K时钟锁存的数为地址B+l。读数据包括了两个周期。在第一个周期，地址A在K时钟的上升沿被锁存。然后该地址A映射到存储器j一。在下一个K时钟的上升沿时，读出A地址的18位数据。在下一个K时钟的}：升沿时读出A+1地址的】8位数据。从图2可以看出.QDR的渎和写町以住问一个时钟从同一个地址开始。此时QDR必须确认数据总线上的数据是一致的.2QDRSRAM控制器的设计QDRSRAM控制器用以深度扩展的模式来控制4个SRAM芯片。当所有的DQRSRAM共享地址和数据端口时，每个QDRSRAM接收从读端口和写端口发出的分开的控制信号。所有的QDRSRAM组成r一个2M＞：18b的BANK.如图3所示。存储器所有的控制信号南榨制器产生。控制器将QDRSRAM所组成的BANK看着足一个完整的仔储阵列。所有的输入和输}}J都支持并发的两倍速率(DDR)操作。同样也支持字的写入操作。QDRSRAM控制器采取在单一‘时钟操作所有QDRSRAM芯片的办式。这种学一化的存储器接口和操作T作在1()【]MHz，因此其带宽为l夕7·2G1)／s。QDRSRAM控制器的命令接L]为2他的命令输入。}}{于控制器彳『独证的读、写状态机。下面介绍QDRSRAM控制器的状态机。图3CY7(：1302结构图3QDRSRAM控制器状态机QDRSRAM控制器的状态秋耍¨罔4所示。状态机从读／写状态开始，肖有渎。写操作时，进入操作等待状态，从吲4叫‘知道，CMD的值决定了下.一状态的位置。当CMD。====OO时，表示停留在等待状态；’(：MD—01时，进入读操作进程；当(?MI)一1(】时.进入丐操作进程；当CMD：：】1时。表示操作完成。从新回到渎，。写操作状态。斟4存储器控制器状态机闭5给…r读操作干¨写操作两个进程的具体状态机图。以读操怍进程为例。当进入渎操作进程后，锁存要读的地址(A)。经过CMD译码(地址的最高2位)。在K时钟}：升沿时，RPS被执为低有效，限K时钟_J二升沿时.将锁存的18地址赋给内部地址总线上，通过读地址译码器找钊『F确地址(A)。红C始终上升滑时。将地址(A)的数据读出(低18位数据)，在cJ：卅沿时，将地址(A+1)的数据读出(高18位数据)。数据成功读出以后.读进程自动闸到操作等待状态。由于’引晕作与读操作类似，如图5右邴所示。征此不阿说}lJJ。4FPGA实现以及时钟使用吲嚣鉴。≮nK—K一一一吣一一Mc—c)r，㈣～m芯，陔页氏，A第叭硪n’^二S的司公n用使、._p役本