如发现有乱码， 请直接从这里浏览原文
正文摘录:

李竹等：10鱼堡垒Q：!垒些里竖坚Q墨王茎量堡矍退让10Gb／s0.18IJLmCMOS工艺复接器设计李竹，张伟，吴明赞，黄锦安(南京理工大学自动化系电路与系统教研室江苏南京210094)摘要：介绍一种超高速4：1复接器集成电路。电路采用。o.18肛mCMOS工艺实现，供电电源1.。V。电路专用登冀耦合场效应管逻辑(scFL)，与静态CMOS逻辑相比具有更高的速度。为了避免高速时序电路中常见的时钟偏差，在时钟树中放置了缓冲器。在设计中采用有源电感的并联峰化技术有效地提高了电路的工作速度。仿真结果表明电路工作速度可达10Gb／s，复接器芯片面积约为970×880／*m。。关键词：复接器；D锁存器；CMOS2Y-艺；时钟偏差中图分类号：TN405文献标识码：B文章编号：1004—373X(2006)24一016一。310Gb／s0.18pmCMOS4：1MultiplexerUZhu，ZHANGWei，WUMingzan，HUANGJin’an(DesignofNanjingUniversityofScienceandTechnology，Nanjing，210094，China)Abstract：A4to1multiplexerICforhighspeedoperationispresentedinthispaper.TheICisfabricatedinaO·18弘mstandardbulkCMOSteehnologyanduses1.8Vsupplyvoltage.SCFLcircuitsareusedbecauseoftheh‘ghersPeedcomparedtostaticCMOS.In0rdertoavoidclockskewfamiliarinhigh—speedsequentiallogiccircuits，buffersareplacedinclock—tree.InductiveshuntpeakingwithactiveinductorsisusedtOincreasethespeedoftheIC.ThesimulationresultsshowthattheMUXworksuPtO10Gb／s.Itssizeisabout970×880弘m。.Keywords：multiplexer；D—latch；CMOS；clockskew1引言目前光纤传输系统的传输能力日益提高，国内2.5Gb／s的SDH骨干网已不能满足爆炸式增长的信息需求。在光通信SDH传输系统中，实现数据串并转换的复接器是高速数据通信中的关键电路，其位置处于光传输系统的最前端。由于复接器是数字电路，芯片含有大量的有源和无源器件，在超高速工作的情况下，有效地减小芯片面积，降低功耗，增加芯片集成度是实现工艺选择和电路结构所要考虑的关键因素。CMOS工艺与其他工艺相比具有低成本，高集成度的优势。随着CMOS工艺的进步，截止频率的提高，在超高速集成电路设计中越来越多的采用深亚微米CMOS工艺。在实现超高速电路的各种CMOS数字逻辑电路中，源极耦合场效应管逻辑(SCFL)电路是常用电路结构，主要由差分对电路构成。与传统的静态CMOS逻辑相比具有信号摆幅小、速度快、电路结构对称，抗干扰能力强等优点。本次设计采用0.18弘m的CMOS工艺实现10Gb／s收稿日期：2006—06—02基金项目：南京理工大学科研基金项目16的复接器。2复接结构复接是把多路低速信号在时域上合成一路高速信号的过程，目的是为了充分利用光纤的高速数据传输能力。复接器的结构有串行、并行、树型结构3种。这里采用树型结构实现10Gb／s的复接器。图14：1复接器结构框图复接器电路由两级构成，(见图1)，第一级包含2个2：1复接器，第二级包含1个2：1复接器，每一个2：1复接器由1个主从触发器(MS—FF)，1个主从主触发器(MSM—FF)以及1个2b数据选择器构成。(见图2)。图中D锁存器为下降沿触发，两路速据通道中的数据D2延迟D1半个时钟周期，从而使得时钟信号在一定的偏移范围之内都可以正确地采样到信号。通过调整缓冲的延迟，可以使数据选择器在CLKl的正半周对D1的中心采样，在