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正文摘录:

王玉涛等：基于FPGA的DSP链路口通信及数据转换的设计与实现process(clk，flag)beginif(flag一’0’)thentemp＜一”0000000000000”：elsif(clk’eventandclk一’1’)ttlenif(en一’1’)thenif(temp＞一”1111111111111’temp＜一”0000000000000”elsetemp~一temp+1：endif；endif；endif；endprocess；wraddr~一temp：由于要求转化成两路16MHz的串行数据输出，因此应该用2MHz时钟同时读取两个双口RAM，2MHz时钟由32MHz时钟分频得到。其读地址的程序为：pl：process(clkl，reset)beginif(reset一’1‘)thentemp＜一”0000000000000”：elsif(elkl’eventandclk]一’1’)thenif(en一’1。)thenif(temp＞一”111111]1111]1l”)thentemp＜一”1111111111111”：e】setemp-~end1f：elsetemp＜(一”0000000000000endif；endir：endprocess；readdr~一temp!：双口RAM读写的仿真图如图6所示。图6双口RAM读写仿真图将从双口RAM读出的两路8位数据分别锁存并按16MHz下降沿移位输出转化成两路串行数据，其程序代码为：58fclk’eventandclk一‘0’thenifcou2~＞”000”thensyne＜~一’1’：iout＜~一a(7)：qout＜一b(7)；a(1)＜一a(0)；b(1)＜---一h(0)；a(i)＜一a(i一1)b(i)＜一b(i一1)endloop：ifcou2一”0011rthensync％一’0’：endif：elseiout＜一a(7)：qout＜一b(7)；a＜一idat：b＜一qdat：sync＜一_]’：endif；endif：输出数据时序如图7所示。图7FPGA输出时序图DSP采用DMA方式发送数据，其程序为：xr0—0：I。CT【.2==xr0：xr0一zuihoujiegun；xrl一0x8000004：xr2—0：xr3—0x46000000：xr6—0x000004C2：I。CTI，2一xr6：DC6一xr3：0；5结语本文结合TSl01芯片链路口的特点，详细介绍了用FPGA实现DSP链路口双向通信和串j并、并／串转换的设计办案及详细实现步骤。并给出了具体程序和仿真图，该方案已经在实际中得到应用。住实际的测试中，当DSP链路口时钟没置为37.5MHz时，FPGA向DSP发送的时钟的频率不能无限降低，在该工程中最低只能用16MHz的时钟，低于该时钟如8MHz，DSP将不能接收到数据。参考文献[1]刘书明，苏涛，罗军辉.TigerSHARCDSP应用系统设计EM].北京：电子工业出版社，2003.E21侯伯亨，顾新.VHDI。硬件描述语言与数字逻辑电路设计[M].西安：西安电子科技大学出版社，1997.Ea]吴继华，王诚.AlteraFPGA／CPI，D设计[M].北京：北京邮电出版社，2005.[4]杨刚，龙海燕.现代电子技术——VHDI.与数字系统设计[M].北京：电子工业出版丰1：，2004.作者简介王玉涛男，1981年出生，硕士。主要研究方向为雷达信号处理的实现等。赵永波男。1972年出生，博士.现为西安电子科技大学雷达信号处理重点实验室副教授，硕士生导师。主要研究方向为阵列信号处理、雷达信号处理等。