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正文摘录:

2006征第23期息第238图中的电阻并联另一个电阻，这样可以达到降低IR—dr。I)的目的。3P／G桥插入在布局完成之后，j卷片的电源网络框架已经形成。芯片的IR—drop效应影响最大的地方(即热点)可能会出现在宏单元附近，也可能会出现在标准单元上。如果是第一种情况，在不改变宏单元的前提下，应设法使该宏单元的电源网络与整个芯片的网络充分连接，保证电流密度较小；如果是第二种情况，则可以使用插入P／G桥的方法降低IRdrop效应。在布线完成之后，芯片j一各金属层上走线已经完成，在芯片利用率正常的情况下(75％左右)，仍然会有较多的布线空间。P／G桥的方案是利用这些多余的布线资源，用金属将相同的PG网络连接起来，形成更为紧凑的电源网络。在插入P／G桥的时候，必须考虑可能导致的短路问题以及DRC违规，同时产生的P／G桥应该分布均匀。在基于标准单元的设计中，电源和地交错分布，在电源上插入过多的P／G桥必然会影响地线PjG桥的插入。此外插入桥的宽度也必须加以考虑，一般来说，宽度越小，最后插的桥分布比较均匀，对IRdr。p的优化效果比较明显。但P／G桥宽度越小，计算量就越大，处理时问会增加。在方案中，P／G桥所使用的布线层为过孔V，和金属M：，P／G桥的插入过程使用了步进搜索(step&!；earch)的方法。流程如图2所示。图2P；插入流程图不同的EDA语言，实现该算法的效率有很大区别。如tcl语言，在搜索上花费的时问较长。假设在有效范围内，rails的数量是”，每条ra订的有效长度是z，在有效的范围内金属M2走线的利用率为Ⅲ，在未插入PjG桥时的步进距离是以，插入PjG桥后的步进距离是以。在一个大小为叫×z范围内每搜索一次的时问是f，，每插入一条P／G桥的时间是￡：。则总的执行时间可以估算为：f一[z×”×(1一m)jd，]×z.+[￡×钾×mj(，2J×zl+L￡×钾×，”／观，J×≠2增大步进的距离会提高处理速度，但显而易见这样会导致插入P／G桥总宽度减小，影响优化效果。另外，增加搜索子空间的范围，同时增加P／G桥的宽度也会提高处理的速度，但同样也会导致插入的PjG桥的总宽度减小，另外还会造成V。，和V。。的桥分布不均。4实验结果采用一款soc芯片一…Garfield5芯片作为实验平台，该芯片采用中芯国际(SNⅡIC)O.18弘m的工艺。在该T艺条件下，1R—drop的问题不容忽视。该芯片中包含有数个宏单元和十万多个标准单元，芯片的利用率为75％。Garfield5的工作电压是1.8V，要求IR—drop不能超过工作电压的10％，即180mV。实验结果来自synoI)sys.公司的电源完整性分析工具Astrc)Rail。经过分析，在布局之后的电源规划下，芯片的IR—dr。p的热点存在于标准单元的区域中。插入前的IR—drop分布图如图3(a)。如图可知，此时IR—drop的热点出现在芯片中央(图中红色部分)，该区域的IR—drop最大达到了210.854mV，超过了设计要求180mV。使用P／G桥方法，在Astro中对整个标准单元区域进行步进插入PjG桥操作。完成后IR—drop的分布图如图3(b)所示。芯片的IR—drop的热点位置基本没有变化，但是该区域内的最高IR—dr。I】由之前的210.854mV下降到了170.475n1V，满足要求。(a)(b)图3插入前j后的IR—drop分布图参考文献[1]joonSeoYim，seong一0KBae-，chong—MinKyung.Afloorplan—basedP1anningMethodoJogyforpowe-randCh—lock[)i‘str.hutioninASI(：S(CMOStechnology).Procee(]ings。f36thDeslgnAutomationConference，1999.[2]杨刚，杨唏，汪道辉.soc与芯片设汁方法[M].微计算机信息，：2003(2)：56—57，72.[3]Juncheng(：hi，TsungHLfihllang，Melychenc、hi.AnIRDrop—drivenPlacerrorSt￡mdardCellsinaSoCDest’gn.IEEES(1(、C()nference，2005.Proceedlngs.IEEEInternational25—28Sept.2005Page(s)：291109／S()CC.2005.作者简介黄凯男，l!?82年出生，江苏人。现为东南大学国家集成电路工程中心在读研究生。主要从事集成电路后端设计方向的研究。