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正文摘录:

·32·应用科技第33卷上电配置ll工作中配置把PRoGf管脚拉低FFGA把INIT和DONE管脚拉低清除配置寄存器FPGA柃i贝4MODE管脚装载配置数据构架l逦剌显监启动FPGA的时序，FPGA把DONE拉高激活所仃的l，0广I，释放GSR网络配置结束，FPGA可以开始工幽lI。PGA的串行p载’流程然后，FPGA开始装载数据，此过程中还要进行沉余循环码校验(CRc)，潜入在配置文件中的CR(：值与FPGA中计算出来的CRC：值进行对照，若不匹配则出错，。FPGA就会把INrI、管脚拉为低电平，配置失败.否则，当INIT管脚为高电平时，FPGA会在下一个cCLK时钟的上升沿开始装载配置数据.在配置过程中每一个cCLK时钟周期装载一位(1bit)数据，在时钟cCLK的上升沿完成FPGA数据装载，并且CRC校验无误之后，FPGA会自动运行硬件启动时序.spartan-II系列FPGA启动时序如图2所示.s-r-ART—uPcLE几.几几.几f-l。n兀.几nPHASE二习口回固围固固[=DoNE—I1—1111一DONE～GTs_l—Ill—il.G。R—__[I工I工i[1口ll-..GwE—1]工工口.图2FPGA启动时序整个FPGA启动时序持续8个ccLK时钟周期，首先FPGA将DONE管脚上拉为高电平(如果DONE管脚电平上拉失败，则意味着：FPGA配置失败)，在DONE管脚信号沿传送数据，而且每个配置数据字节(byte)的最高位先写入DIN管脚.由低电平变为高电平之后，过一个CCLK时钟周期，GTS由高电平拉为低电平，即释放FPGA内部的全局三太网络，以激活所有的通用I／／O；再过一个CCLK时钟周期，GSR由高电平变为低电平，即释放FPGA内部的全局设置和复位网络，并激活所有的触发器，允许其状态改变；经过第3个时钟之后，GWE从高电平变为低电平，即释放全局写使能，并激活所有的RAM和触发器.当启动时序过后，FPGA开始运行.22种串行下载模式2.1串行主模式下载方式在串行主模式下，：FPGA的CCI.K管脚为输出管脚，时钟输出信号是由FPGA内部的器件振荡器产生的.FPGA的输出时钟有2种，分别是慢时钟(默认，时钟频率为0.5～1.25MHz)和快时钟(频率为4～10MHz).要使输出为快时钟，需要在运行产生数据流软件的时候通过选项来完成.串行主模式下载的硬件电路连接如图3所示.其中‘FDI、TDO、‘FMS、TCK与下载电缆的.JTGA口相连，下载电缆的另一端与：PC机的并口相连接.在Foundation4.1环境下用VHDL语言编程旧0，设计电路，并把其转换为矿TdlTMSTCKTdOⅣ举矿PR()Ml}“…xCl8V01吃。D(圪。cLKTdlCET}洒—C—EC‘rCKRESEITdO面OND‰～‘崩Pm。DourDINX几INXCCLKXC2S50DONE，INITPRC)GRAMGND图3串行主模式F载方式的电路连接*.mcs格式的数据文件，最后把+.mes格式的数据文件下载到PR~)M(XCl8V01)存储器中，只要重新上电或者直接按下按键KEY把PR~)GRAM管脚电平拉低，FPGA就会启动整个串行下载时序过程(下载时序过程如图1)..PROM中的数据以(：CI。K的输出时钟信号为基准装载到FPCA中，每一个ccLK时钟周期装载一个比特位.其中t.mes格式箩