如发现有乱码， 请直接从这里浏览原文
正文摘录:

2006年第17期总第232输出频率为：^一赤一等㈦可见，输出频率_厂n与频率控制字是成正比。如果已知输出频率_厂n，即可算出频率控制字是。2.2.2系统的频率分辨率当是一1时，对应输出频率为可输出的最低频率值，也就是频率分辨率：厂，一厂／2“(4)2.2.3系统可输出的最高频率理论上，输出的最高频率主要受奈奎斯特频率的限制。根据采样定理，当是一2…时，系统输出达到理论输出的最高频率：六一工／2。但在实际设计的DDS系统中，由于以下几个原因，设计的最大输出频率必须小于^／2：一是输出滤波器的非理想性，一般输出信号的最大频率为参考时钟频率^的40％左右；二是如果产生的是正弦信号，且输出的频率为采样时钟的一半，同时采样点正好处于零点，则无法产生需要的信号。但是从以上几点分析，DDS系统可以得到非常宽的频率调节范围，其相对带宽为：每一4笔学一2w×40％(5)，f’／9“一’、’…、3动态信号产生器的设计3.1动态信号产生流程系统框图如图2所示。动态信号产生器的核心部分I)DS的数字部分用FPGA实现。同时FPGA还接收外部控制信号和产生用于控制整个电路工作的同步信号，向PC微机发送FPGA工作状态。图2中Nc()，D／A转换和滤波电路构成了DDS电路。寄存器用来存放产生动态信号的频控码；时钟处理电路用来产生采样时钟信号和同步信号；串口电路用来完成与微机接口的任务，接收来自于微机的控制信号和数据。Nc()由锁存器、相位累加器和波形存储器(RAM)构成。锁存器作为相位增量寄存器，相位累加器用于实现地址的累加，用该地址信息从波形存储器中获取相应的波形数据。波形存储器用于存放各种波形数据，可通过计算机来产生多种信号波形数据，从而实现信号源的多功能化。经过波形存储器后，将这些数字信号进行数／模转换得到模拟信号。最后再通过运算放大器和滤波整形电路将信号滤波、放大后输出。由表达式(3)可以看出，只要频控码是变化，则输出频率随之变化，从而实现信号频率的改变。图2中虚线内为FPGA部分，虚线外部分主要为FP—GA服务。其中存储器完成对FPGA配置的功能；接口电路完成电平转换功能，主要是将FPGA输出的TTI。电平转换成RS232标准电平。滤波器设计采用了晶体滤波器，以滤除所产生动态信号的相位噪声，满足雷达设备应用。图2动态信号严生系统框图3.2关键参数设计3.2.1参考时钟选择由于要产生的信号频率为5MHz，由上述分析可知，参考时钟必须大于：^＞5×等一12.5在此选择了-厂c一25MHz。3.2.2累加器位数选择累加器位数的选择主要决定于5MHz信号的频率分辨率，本动态5MHz信号产生器需要的分辨率为占一8×10。Hz，根据表达式(4)，可计算出累加器的位数N。N≥logz(苦)其中，^一25MHz为时钟频率，d为分辨率，则相位累加器的位数为：N≥log。(告)一log：(等等)一s。取NCO相位累加器的位数为N一40。3.2.3函数发生器位数选择函数发生器位数的选择主要决定于输出5MHz信号的相位分辨率，本动态5Mt_Iz信号产生器需要的分辨率为a—O.034。，则根据表达式(1)，可计算出函数发生器位数为：M—log。(等)一log：(羔)一log：…∞一m4取M一14。3.3主要芯片选择3.3.1FPGA芯片的选择由于频控码在产生动态信号前，需要全部装入FPGA的RAM中，所以FPGA的RAM必须满足一定要求。计算过程如下：产生动态信号时间长度设定为500s，每秒频控码为80个，所以，共有：500×80一40000帧数据。每帧数据为16位，共需寄存器的位数为：40000×16—640000。在NC：0中还需实现函数发生器，函数发生器的地址宽度为14位，数据宽度也为14位，则需要的寄存器位数为：2“×14—229367。所以最终需要的寄存器位数为：640000+229376—869376。其次，FPGA中必须有专用时钟处理电路，最少要有2个PI。I.。NC()需要的时钟较多，且时钟之间有严格的时序关系。时钟的类型主要有：数／模转换需要的时钟；串口